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HANDOFF：Virtuoso × HPC 仿真学习项目

交接快照：SessionStart 自动注入，只描述"现在"。环境事实与机制性陷阱在稳定层 docs/BASELINE.md（比本文件全，本文件不重复）。 本目录（/home/rain/Documents/eda_tools_ins/design）是方案工作区；实施工作区 /projects/design/rain01/proj1（.28 视角路径）。

1. 当前状态（2026-10-13）

阶段 0/1 收口。阶段 2：CP/LPF 标定、Icp、Kvco(T) 完成；pll45:pll_top:1 跑通（srun --mpi=none，一点一作业）。2026-10-13：10 µs×6 角全过（Interactive.16，76 分钟、0 error、Lustre 32 MB）；白名单 4 路生效；dVCTL_lock 6 角读出 ⇒ test_lock 时长定 10 µs（机制与读数见 BASELINE §7.12）。下一步：t4 test_mc 200 点口径待定。

事项 状态
电路与分层 电荷泵 PLL（环形 VCO，150~250 管）、FreePDK45、cell pll_top/pfd/cp/lpf/vco5/div8【已确认】
时长 / HPC 口径 单点 ≥1h、HPC 走 Slurm 集群（2026-10-04 拍板，取代 Machine List / LSF）；派发：一核一点、点间并行（+mt=4 仅快 4.4%）【已确认】
两项实现拍板 ① LPF 全 MOS 化（无 R/C）；② test_mc 先做 corner×温度×参数扫描矩阵（无统计模型）【已确认】
关键基线（必须带走） ① vco5 空载 f=7.868 GHz（VCTRL 0.5→0.9 V 调频 2.02~12.23 GHz）、单核 144.3 s/µs；② 带 div8 负载后掉到空载 ~62%（0.7 V：7.87→4.83；0.9 V：12.23→7.57 GHz）⇒ pll_top 工作点须按带载取；③ 带载 179 管网表 ≈3400 s/µs ⇒ test_lock 60 µs 单点 ≈56 核时（未含 PFD/CP/LPF）
ADE-XL 方案参数 3 test（test_lock tran 10µs conservative/maxstep≈10ps、test_pnoise、test_mc 200 点）；corners = nom/ss/ff × 27/85°C
ADE-XL 脚本化（阶段 2） pll45/pll_top/adexl：test pll45:pll_top:1（spectre、tran stop=1u/conservative/maxstep 10p/strobe 100p、corner nom）；save = Save All 已落盘（data.sdb 1629→1863 B）；激励已无头写入（graphicalStimuli：REF pulse 775 MHz / VDD 软启动 / GND dc，asiGetStimulusInputs 读回验证）。Job Policy = Command 方式，一点一作业；Command 加 --mpi=none 后 6 点端到端通过（Interactive.12 各点 spectre.out 已生成，6 条作业分落 work-01/02 并行；机制见 BASELINE §7.4）；档案 adexl_setup_20261004/SOP.md（附录 A–D）
协作模式 AI 写 SKILL 生成脚本 → .28 无头自测 → 用户 GUI load() 执行 + 截图验证（2026-10-03 用户明确要求）
批处理运行层（阶段 2 前置） S2 波形裁剪实测完成（达标：psfbin + strobeperiod ≤ 100p ≈44.8 MB/点；compression=yes 禁用）；S3 复验通过（interactive.13，0 errors）。跑前自检：squeue 见 SE/JobHeldUser 先 scancel（SOP §9.7）。机制见 BASELINE §7.4/§7.5。注：ADE-XL 侧无 psfbin，须用 psf/psfxl（BASELINE §7.9）
阶段 2 起步：CP/LPF 标定 完成：CP 充放失配 7.3×→1.02×（改设计已实施）；LPF 判定修正为「只有 R 一处真问题」、R/C 按 fc=fref/20≈38.8 MHz、PM=60° 定标重建（fz=10.4 MHz/fp=145 MHz）；corner×温度复验：CP 失配全 corner 1.4%~2.3% ✓。详见 pll_loop_cal_20261004/SOP.md 附录 A–J
Icp 温度 + Kvco(T) 附录 I（自补偿净漂移一阶 −28%）+ 附录 J：Kvco(T) 已补——Kvco 随温降 41%（13.68→8.13 GHz/V）⇒ 净 fc 实为 −58%（≈16.4 MHz）、PM 仍 ≈58° ⇒ 候选 1（接受）在裕度上成立；定案新增项「带宽腰斩 + fvco 温漂 41%」
pll_top 定稿 9 实例、11 net、3 port、41 instTerm、schCheck (0 0)；顶层端子 REF/VDD/GND；CP 偏置 = P 支路「二极管+三极管电阻」设 Iref、N 支路经 MPB2 镜像；MPB/MNB 与 CP 源管 1:1 镜像；GUI 复看通过

2. 未完成事项（新会话从这里接手）

# 事项 下一步
1 阶段 2：ADE-XL test 与派发 Command 已通、派发已验证；OSSHNL-912 已修（vco5 pin R0→OUT，SOP §14）。补修：重跑 gen_vco5.il 会连带删掉 cell 的 symbol 视图 ⇒ XVCO master=nil、SCH-3400 unbound；已补跑 gen_pll_symbols.il 重建并 chk_pll_top PASS（机制见 BASELINE §7.4）。首轮 Run 结果（2026-10-05）：首次报 sim err = Model Libraries 未配（netlist 缺 include spectre_nom.include → spectre 101× SFE-23 undefined model，read-in 即 fatal）；补配后 data.sdb 已含 <modelfile>，Interactive.1 的 point(0 2) 正常跑 tran（机制见 BASELINE §7.9）。已放行（2026-10-05）：根因 = srun 注入 PMI_*；Command 加 --mpi=none 后 Interactive.12 6 点全过。2026-10-12 白名单落盘 + 存储落层验证通过（Interactive.14/15：4 路白名单单点 1µs 0.27 MB）；2026-10-13 Interactive.16 10µs×6 角全过、dVCTL_lock 读数完成 ⇒ test_lock 时长定 10 µs。下一步：t4 test_mc 200 点口径待定
1b GUI 侧已过的坎（勿再查） 原理图被脚本改后 ADE-XL 报 ADEXL-1788/9038：对 test 关联的 6 个 cellview（cp/div8/lpf/pll_top/vco5/pfd）做 File → Check and Save 即解，与权限/只读/锁无关（详见 BASELINE §7.4）
2 ~~阶段 2 前拍板~~ 已拍板 HPC = Slurm；waveform 裁剪策略先定再批跑（已定：psfbin + strobeperiod ≤ 100p）
3 test_lock 时长【已定】/ test_mc 规模【待决策】 test_lock = 10 µs（2026-10-13 由 dVCTL_lock 定案，6 角读数见 §1 与知识库 kb/howto-adexl.md）；test_mc 200 点仍待定：FreePDK45 无统计模型 ⇒ 只能是 corner×温度×参数扫描矩阵，扫什么/范围/步数需先定
4 ~~Icp 温度系数对策~~【已收口】 Kvco(T) 已补（附录 J）：PM ≈58° 达标 ⇒ 候选 1 成立；新增待评项「fc 腰斩 + fvco 温漂 41%」。注：不要把 Icp 做成温度恒定——那会破坏自补偿
5 批处理运行层 按 SOP §9.7 清残骸后正常 Run；若再失败，勾 Show output log on error 取子进程报错
6 版图链路首个探针【未验证】 符号单元 NCSU_Devices_FreePDK45/NMOS_VTG 与版图单元 NCSU_TechLib_FreePDK45/nmos_vtg 不同名，Layout XL source-driven 能否绑定需实测（阶段 4 前）
7 方案文档落盘 随项目进展开时建 proj1 docs/ 一并做
8 GUI 复现流程教程【待做】 待阶段 2→4 全流程跑通后，产出「在 Virtuoso GUI 页面逐步复现 Agent 所跑流程」的教学/参照文档（用户作后续自学参照）
9 环境补项 阶段 4 前补 module load siemens && module load calibre/2015.2_36.27；库中 inv/wiretest/revtest4 为早前 scratch，宜废弃
10 ~~csh 用户拿不到 Slurm 命令~~ 已于 2026-10-05 修正 修正由「Slurm 部署器」项目完成（slurm/slurm_ins/slurm_csh_profile_20261005/）：补齐 slurm-path.csh/slurm_configless.csh 双轨、给 slurm-path.sh 加 PATH 判重、修正 modulefile help 文案；6 台下发并 su - cy01 验收通过（五命令全命中、PATH 无重复、复跑零变更）。缺口定位见 docs/SLURM-CSH-INJECTION-GAP.md，变更档案见该项目 SOP.md
11 平台存储（NFS+Lustre）落层 — 已落地 见 docs/BASELINE.md §7.11。项目副本+生成器+站点模板均落层（甲），scratch/users 已 1777，无头验证通过（sim_layering_20261012/SOP.md）

已结案项不再列（正文归 SOP）：模型容性 → 附录 C/F；vco5 频率有效性 → 附录 C；环境终验已通过；LPF 图面/pll_top 全链复跑 → pll_sch_20261003/SOP.md §13；三件台架 MR1/R 探针与 cell 同步 → pll_loop_cal_20261004/SOP.md 附录 G；csh 命令注入缺口 → slurm_ins/slurm_csh_profile_20261005/SOP.md（slurm 项目）。

3. 红线

  • /tools、/pdk 为只读共享挂载，禁止写入；license 服务器 .29 不动
  • 计算节点有作业时不得占用（Slurm/LSF 先查后用）
  • 本 design 目录只放方案/交接文档；设计数据一律进 proj1 工作区
  • 改 cds.lib/.cdsinit 先备份；注释用 --、只写英文；GUI 开着时改动须重启 Virtuoso 生效
  • 生成器一律 runuser -u rain01 -- bash run_skill.sh <绝对路径>.il <log>（root 运行会让 cell 属主变 root:design，GUI 报 SCH-1217）

4. 指针

  • 稳定层（环境事实 / 机制性陷阱 / 命令速查）：docs/BASELINE.md —— 画图与 schCheck 契约在其 §5；批处理/温度/注释陷阱 §7.x；ADE-XL SKILL 契约 §7.9
  • 阶段 1 变更档案（§1–§14；§14 = vco5 pin 名统一 R0→OUT）：pll_sch_20261003/SOP.md（生成器与器件契约在 pll_sch_20261003/gen/）
  • vco5 瞬态标定：pll_cal_20261003/SOP.md、RUNBOOK.md；GHz 分频：div8_ghz_20261003/RUNBOOK.md（含 div8_temp_run.sh 温度/corner 运行器）
  • 阶段 2 前置（CP/LPF 标定 + Icp + Kvco(T)）：pll_loop_cal_20261004/SOP.md（附录 A–J）
  • 阶段 2 ADE-XL test 生成：adexl_setup_20261004/SOP.md（生成器 pll45_top_adexl.il + 只读探针 + SKILL 契约附录）
  • 批处理运行层：hpc_slurm_20261003/SOP.md（§6 波形裁剪、§9.7 残骸自检）
  • 项目地图：docs/PROJECT-MAP.md；阶段 0 档案：smoke_20261003/SOP.md
  • 备份台账：.28:proj1/backup/pll_sch/README.md、pll_sch_20261003/backup/README.md、pll_loop_cal_20261004/backup/README.md、hpc_slurm_20261003/backup/README.md、adexl_setup_20261004/backup/README.md
  • EDA 环境总档：/home/rain/Documents/eda_tools_ins/Cadence/docs/HANDOFF.md；成本台账：token_proxy docs/measured-baselines.md

来源：/home/rain/Documents/eda_tools_ins/design/docs/HANDOFF.md ｜ 最后更新：2026-10-13 01:10（由 build/sync.py 同步，请勿在站点侧修改）