PROJECT-MAP:Virtuoso × HPC 仿真学习项目(方案工作区)¶
接任务先查本文件第 1 节路由表;问现状去
HANDOFF.md;问步骤/历史去各主题目录的SOP.md。 本目录是方案工作区(只放方案、变更档案、交接文档),设计数据一律在实施工作区.28:/projects/design/rain01/proj1。
1. 任务路由表¶
| 任务 / 症状 | 进哪个目录 | 先读 | 入口命令 |
|---|---|---|---|
| 改/扩展 PLL 原理图生成器(cell 结构、pin、net 名) | pll_sch_20261003/ |
SOP.md §5、§7;gen/gen_vco5.il 头部契约 |
runuser -u rain01 -- bash proj1/verif/gen/run_skill.sh <abs>.il <log> |
| 跑瞬态/标定,量频率与成本 | pll_cal_20261003/ |
RUNBOOK.md §3 |
runuser -u rain01 -- bash proj1/verif/cal_0/cal_run.sh |
| 量 CP 偏置/电流、LPF 元件现状(开环台架) | pll_loop_cal_20261004/ |
SOP.md §5、附录 A/C |
runuser -u rain01 -- bash proj1/verif/loop_cal_0/run_loop_cal.sh all |
| 复核模型容性 / vco5 频率是否数值假象 | vco5_capchk_20261004/ |
SOP.md 附录 C |
runuser -u rain01 -- bash proj1/verif/vco5_capchk_0/run_capchk.sh |
| 问"分频链在这个频率还工作吗" / 换工作点或 corner 复跑 | div8_ghz_20261003/ |
RUNBOOK.md §3 |
runuser -u rain01 -- bash proj1/verif/div8_0/div8_run.sh <vctrl> |
| 模型卡 / Spectre 读不进 hspice 卡 | smoke_20261003/ |
SOP.md §5.2 |
bash proj1/verif/smoke_0/smoke_run.sh |
| 查环境事实(版本、路径、登录、陷阱) | docs/ |
BASELINE.md |
— |
| 建/改 ADE-XL test(阶段 2) | adexl_setup_20261004/ |
SOP.md §5、附录 A/B |
runuser -u rain01 -- bash proj1/verif/gen/run_skill.sh <abs>.il <log> |
| 查当前状态与下一步 | docs/ |
HANDOFF.md |
— |
| 编程画图的取证历史(实例属性名纠错等) | schematic_gen_20261003/ |
目录内 probe log | — |
2. 分层依赖图¶
环境层(只读共享,六节点同源)
/tools/cadence(IC617 + MMSIM151 + ASSURA41) /tools/mentor/calibre
/pdk/FreePDK45(含 hspice 模型卡) license 5280@.29
│ module load cadence && module load virtuoso/IC06.17.700
▼
实施层(.28:/projects/design/rain01/proj1)
cdssetup/cds.lib ── design/pll45/{vco5,...}(cell) ── verif/{models,gen,cal_0,smoke_0}
▲ ▲
│ 生成 仿真/标定 │
方案层(本工作区 /home/rain/Documents/eda_tools_ins/design)
pll_sch_20261003/ ─ 生成器与器件层契约(gen_vco5.il 头部即契约)
pll_cal_20261003/ ─ 扁平网表标定(SOP+RUNBOOK)
smoke_20261003/ ─ 阶段 0 模型卡适配
docs/ ─ BASELINE(稳定层)/ HANDOFF(现状)/ PROJECT-MAP(本文件)
2.1 阶段路线(2026-10-12 定义)¶
| 阶段 | 内容 | 关键产物 / 档案 | 状态 |
|---|---|---|---|
| 0 | 环境与工具就绪(模型卡冒烟) | smoke_20261003/ |
完成 |
| 1 | 原理图设计与生成 | pll_sch_20261003/ |
完成 |
| 2 | 前仿(ADE-XL test:test_lock / test_mc / test_pnoise) |
adexl_setup_20261004/、hpc_slurm_20261003/ |
进行中 |
| 3 | 版图设计(Layout XL,DRC/LVS) | 待建 | 未开始 |
| 4 | 寄生提取(Calibre xRC)与后仿 | 待建 | 未开始 |
原档案只定义到阶段 4「版图链路」,阶段 3 空缺;本次重排为五段。横切研究线:HPC 派发与并行、存储分层、作业监控。
3. 子项目卡片¶
活工程
pll_sch_20261003— PLL 分层原理图的无头 SKILL 生成。关键产物:gen/gen_vco5.il(含器件层契约)、chk_vco5.il(只读自检)、SOP.md。上下游:上承smoke_20261003放行,下接pll_cal_20261003标定与阶段 2 ADE-XL。pll_cal_20261003— vco5 瞬态标定与成本口径。关键产物:vco5_cal.sp+cal_run.sh+parse_cal.py、SOP.md、RUNBOOK.md。上下游:依赖pll_sch_20261003的器件契约与smoke_20261003的模型卡;为阶段 2 的时长/HPC 派发提供数字。div8_ghz_20261003—vco5 × div8联合瞬态验证(GHz 分频风险已关闭:4.83/7.57 GHz 两点精确 ÷8)。关键产物:tb_div8.sp、div8_cells.sp、div8_run.sh(复用pll_cal的parse_cal.py)、SOP.md、RUNBOOK.md。上下游:上承pll_sch_20261003的 div8 与smoke_20261003的模型卡;为pll_top工作点(带载频率)与阶段 2 时长口径提供数字。pll_loop_cal_20261004— CP 偏置支路与 LPF 元件的开环台架标定(阶段 2 前置)。关键产物:bench/{cp_chg,cp_dis,lpf,cprobe}.sp、run_loop_cal.sh、parse_bench.py、SOP.md。上下游:上承pll_sch_20261003的 cell 器件契约(gen_cp.il/gen_lpf.il/gen_pll_top.il);为阶段 2 的test_lock/test_pnoise提供元件取值与模型事实。adexl_setup_20261004— 阶段 2 ADE-XL test 的 SKILL 程序化生成(test_lock首件)。关键产物:pll45_top_adexl.il(生成器)、probe*_adexl.il(只读探针)、SOP.md(含 ADE-XL SKILL 契约附录)。上下游:上承pll_loop_cal_20261004的环路元件取值;下接hpc_slurm_20261003的批处理派发。
服务档案
smoke_20261003— 阶段 0 模型卡 × Spectre 兼容性冒烟(已闭环)。关键产物:SOP.md(hspice 卡引号陷阱根因)、smoke_run.sh。
留档
schematic_gen_20261003— 编程画图的早期取证(实例属性名insts→instances纠错)。已被pll_sch_20261003取代,保留 log 备查。
数据源 / 稳定层
docs/—BASELINE.md(环境事实与陷阱,低频变化)、HANDOFF.md(现状快照,SessionStart 注入)、PROJECT-MAP.md(本文件)。
项目外强相关
/home/rain/Documents/eda_tools_ins/Cadence/(EDA 环境总档与各主题 SOP)/projects/design/rain01/proj1(.28 实施工作区,本机不可直接访问)
4. 工程命名与文档约定¶
- 目录命名:
<主题>_<YYYYMMDD>;一个主题一个backup/(内含README.md台账)。 - docs 三件套:
SOP.md(八章,累积)/RUNBOOK.md(运行手册,有可复用交付物时必出)/INCIDENT-*.md(按需)。 - 方案工作区与本机实施工作区之间只传脚本与文档,设计数据不复制回本机。
- 退役纪律:工程退出使用后改标签为「留档」、移入留档分组,不删目录。
来源:
/home/rain/Documents/eda_tools_ins/design/docs/PROJECT-MAP.md| 最后更新:2026-10-12 02:00(由build/sync.py同步,请勿在站点侧修改)