术语表 · EDA 验证与交付¶
读者：听过 DRC/LVS 但说不清它们差在哪的人。 前置：无。 读完能做什么：分清"检查什么"与"什么时候做"，知道通过不等于没问题。 环境锚点：本机 Calibre 2015.2_36.27 + Assura 04.15.001；核实日期 2026-10-13。
DRC（Design Rule Check，设计规则检查）¶
- 一句话：检查你画的版图有没有违反代工厂的工艺规则。
- 像什么：像交作业前的格式检查；哪里不成立：格式检查改的是排版，DRC 查出的是真实制造风险。
- 在本机：规则文件
techfile/calibre/calibreDRC.rul（Calibre）。 - 常见误解：以为通过就万事大吉——它只查几何规则，不查电路功能。
LVS（Layout Versus Schematic，版图与原理图一致性）¶
- 一句话：查版图连出来的电路和原理图是否一致。
- 像什么：像校对两份文件是否逐字相同；哪里不成立：校对只比文字，LVS 是把版图反推成电路再比。
- 在本机：
calibreLVS.rul；本环境只声明 8 个 MOS，无 R/C/BJT。 - 常见误解：以为 DRC 过了 LVS 必然过。
ERC（Electrical Rule Check，电气规则检查）¶
- 一句话：查电气层面的可疑连接，如悬空、多驱动。
- 像什么：像检查线路有没有裸露接头；哪里不成立：裸露看得见，ERC 查的是电气语义（如输出互连）。
- 在本机：随物理验证流程一起做。
- 常见误解：以为和 DRC/LVS 是一回事。
PEX（Parasitic Extraction，寄生提取）¶
- 一句话：从版图算出电阻电容，供后仿使用。
- 像什么：像给电路接上真实存在的导线电阻；哪里不成立：这里的 R/C 是从几何估算出来的，不是实测。
- 在本机：
calibrexRC.rul（阶段 4 用）。 - 常见误解：以为提取一次可以永久用（版图一改就要重提）。
signoff（交付确认）¶
- 一句话：交付前按清单做最后一道确认。
- 像什么：像飞机起飞前的检查单；哪里不成立：检查单是逐项打勾，signoff 是"用最终工具、最终规则跑出的最终结果"。
- 在本机：项目
signoff/目录（阶段 3/4 后启用）。 - 常见误解：以为 signoff 是某一个工具的专有名。
tapeout（流片、下线）¶
- 一句话：把最终版图交给代工厂去制造。
- 像什么：像把定稿交给印刷厂；哪里不成立：印刷可以重印，流片一次成本极高。
- 在本机：
release/目录。 - 常见误解：以为 tapeout 之后还能随便改设计。
ECO（Engineering Change Order，工程变更）¶
- 一句话：流片前后的小改动流程，要按规矩走。
- 像什么：像已发布软件的补丁；哪里不成立：软件补丁能热更新，芯片改动往往要重做一轮掩膜。
- 在本机：改动需同步更新原理图、网表、版图与验证结论。
- 常见误解：以为改一行原理图就行。
waiver（豁免记录）¶
- 一句话：对确认可接受的违规写的书面凭证。
- 像什么：像消防验收时签字确认某处不达标但可接受；哪里不成立：签字可以很随便，waiver 必须写理由并评审。
- 在本机：DRC/LVS 报告中逐条记录。
- 常见误解：以为写豁免就是不修了。
GDSII（GDS）¶
- 一句话：最终版图数据格式，交给代工厂的成品。
- 像什么：像交印刷厂的制版文件；哪里不成立：制版文件能预览外观，GDS 是几何图形，看不出电路功能。
- 在本机：
layout/产出。 - 常见误解：以为 GDS 能直接看出电路功能。
LEF 与 DEF¶
- 一句话：数字流程里描述单元轮廓与摆放位置的两种格式。
- 像什么：像家具的占位框和房间平面图；哪里不成立：家具框有真实外形，LEF 是抽象边界，不含内部版图。
- 在本机：本项目为模拟流程，暂不涉及。
STA（Static Timing Analysis，静态时序分析）¶
- 一句话：不算波形，直接算时序是否满足约束。
- 像什么：像按公式核算工期是否超期；哪里不成立：工期靠累加，STA 要处理路径相关性与多角。
- 在本机：数字侧工具（本模拟项目未用）。
- 常见误解：以为 STA 能替代仿真。
SDC（Synopsys Design Constraints）¶
- 一句话：告诉工具时钟频率、输入输出延迟等约束。
- 像什么：像给施工队的工期与质量标准；哪里不成立：标准是验收依据，SDC 直接参与计算。
- 在本机：数字侧约束文件（本模拟项目未用）。
CDC（Clock Domain Crossing，跨时钟域检查）¶
- 一句话：查不同时钟域之间传信号是否安全。
- 像什么：像两个不同时区的人对接时间；哪里不成立：时区换算有确定规则，CDC 要处理亚稳态这类随机风险。
- 在本机：本项目 PLL 输出多时钟，未来版图中要留意。
UPF（Unified Power Format，低功耗意图）¶
- 一句话：描述电源域与关断策略。
- 像什么：像家里的分路空气开关；哪里不成立：开关断电简单，UPF 还要保证关断时功能与隔离正确。
liberty（.lib 库模型）¶
- 一句话：标准单元与宏的时序功耗模型文件。
- 像什么：像元件手册的数据表；哪里不成立：手册给人读，liberty 是给工具算的表。
- 常见误解：以为它包含版图信息。
SPEF 与 SDF¶
- 一句话：把提取结果或延时数据反标回验证流程。
- 像什么：像把实测偏差写回设计文档；哪里不成立：写回文档只作记录，反标会直接改变后续计算。
- 常见误解：以为反标一次就永远有效。
VCS 与 Verdi¶
- 一句话：Synopsys 的数字仿真器与波形调试工具。
- 像什么：像测试机加示波器；哪里不成立：这里的"测试机"是软件仿真，不接真实电路。
- 常见误解：以为 Verdi 能跑仿真——它只做调试查看。
Calibre 与 ICV¶
- 一句话：两家物理验证工具，做 DRC 与 LVS。
- 像什么：像两家质检公司；哪里不成立：质检标准由客户定，这里的标准是代工厂的规则文件。
- 在本机：Calibre
aoi_cal_2015.2_36.27（/tools/mentor/calibre/），license 独立。 - 常见误解：以为换了工具结果必须一模一样。
相关¶
- 阶段安排：见 map-roadmap.md。
- 当前进度：见 ../HANDOFF.md。
来源：
/home/rain/Documents/eda_tools_ins/design/docs/kb/glossary-eda-verify.md｜ 最后更新：2026-10-13 00:50（由build/sync.py同步，请勿在站点侧修改）